Modelado y simulación de memorias caché multinivel en la arquitectura RV32I mediante SystemC

Abstract

[Resumen]: Este Trabajo de Fin de Grado aborda el diseño y la evaluación de un procesador basado en la arquitectura RISC-V, al cual se le ha integrado una jerarquía de memoria caché de dos niveles (L1 y L2) altamente parametrizable para mitigar la latencia de la memoria principal. El sistema ha sido modelado íntegramente utilizando SystemC, permitiendo una simulación detallada del hardware y su comportamiento. Mediante la ejecución de este modelo y el análisis paramétrico de distintas configuraciones (asociatividad, tamaño de línea, políticas de reemplazo y escritura), el estudio demuestra una mejora significativa en el rendimiento global del procesador, permitiendo identificar la configuración más eficiente para la arquitectura propuesta.

[Abstract]: This Bachelor’s Thesis addresses the design and evaluation of a RISC-V based processor, incorporating a highly parametrizable two-level cache hierarchy (L1 and L2) to mitigate main memory latency. The system has been modeled entirely using SystemC, enabling a detailed simulation of the hardware and its behavior. Through the execution of this model and a parametric analysis of various configurations (associativity, line size, replacement, and write policies), the study demonstrates a significant improvement in the global performance of the processor, allowing for the identification of the most efficient configuration for the proposed architecture.